A converter from IDaSS design files to synthesizable VHDL

  • G.T.C.J. Hansink

Scriptie/Masterproef: Master

Datum prijs31 aug. 1996
Originele taalEngels
BegeleiderM.P.J. Stevens (Afstudeerdocent 1) & A.C. Verschueren (Afstudeerdocent 2)

Citeer dit

'