Learning hardware using multiple-valued logic - Part 2: Cube calculus and architecture

M.A. Perkowski, D. Foote, Qihong Chen, A. Al-Rabadi, L. Jozwiak

    Onderzoeksoutput: Bijdrage aan tijdschriftTijdschriftartikelAcademicpeer review

    4 Citaten (Scopus)
    1 Downloads (Pure)

    Samenvatting

    For Part 1 see ibid. vol.22, no.3 (2002). A massively parallel reconfigurable processor speeds up the logic operators performed in the learning hardware. The approach uses combinatorial synthesis methods developed within the framework of the logic synthesis approach in digital-circuit-design automation
    Originele taal-2Engels
    Pagina's (van-tot)52-61
    Aantal pagina's10
    TijdschriftIEEE Micro : Chips, Systems, Software and Applications
    Volume22
    Nummer van het tijdschrift3
    DOI's
    StatusGepubliceerd - 2002

    Vingerafdruk Duik in de onderzoeksthema's van 'Learning hardware using multiple-valued logic - Part 2: Cube calculus and architecture'. Samen vormen ze een unieke vingerafdruk.

    Citeer dit