CMOS switched current phase-locked loop

D.M.W. Leenaerts, G.G. Persoon, B.M. Putter

Onderzoeksoutput: Bijdrage aan tijdschriftTijdschriftartikelAcademicpeer review

4 Citaten (Scopus)
131 Downloads (Pure)


The authors present an integrated circuit realisation of a switched current phase-locked loop (PLL) in standard 2.4 µm CMOS technology. The centre frequency is tunable to 1 MHz at a clock frequency of 5.46 MHz. The PLL has a measured maximum phase error of 21 degrees. The chip consumes
Originele taal-2Engels
Pagina's (van-tot)75-77
Aantal pagina's3
TijdschriftIEE Proceedings - Circuits, Devices and Systems
StatusGepubliceerd - 1997


Duik in de onderzoeksthema's van 'CMOS switched current phase-locked loop'. Samen vormen ze een unieke vingerafdruk.

Citeer dit